· 목차
- 래치
S-R Latch
Gated S-R Latch
Gated D Latch
- 플립플롭
D Flip-Flop
J-K Flip-Flop (T Flip-Flop)
안녕하세요. 오랜만에 포스트를 하게 되었습니다.
한 학기를 바쁘게 보내다보니 포스팅을 할 시간이 없었네요.
앞으로 계속해서 배웠던 것들 그리고 앞으로 배워나갈 것들을 포스팅해보도록 하겠습니다.
래치(Latch)
- S-R Latch
래치는 임시 저장소자의 한 종류로서 2개의 안정 상태를 가지고 있습니다.
플립플롭과 별개의 부류로 분류되는 쌍안정 소자입니다.
위의 "플립플롭과 별개의 부류로 분류되는 쌍안정 소자"라는 말은
제어 신호 방식과 시간적 특성에 차이를 가지고 있습니다.
위의 차이는 앞으로 래치와 플립플롭의 차이를 살펴보며 알아보겠습니다.
위의 자료를 부시면, 래치를 표현할 수 있는 여러가지 방법입니다.
(a)의 경우 Active-HIGH , (b)의 경우 Active-LOW,
그리고 아래는 (b)를 bubble을 이용한 것으로 동일한 표현임을 알 수 있습니다.
위의 Truth table은 active-LOW의 Truth table임에 주의하세요.
여기서 active-HIGH의 진리표를 알고싶다면, 반대로 생각하시면 되겠죠?
- Gated S-R Latch
Gated S-R Latch는 EN이라는input이 추가된 것 입니다.
EN이 HIGH일 때, 래치의 상태를 제어하게 됩니다.
여기는 특별한 것 없이 S-R Latch가 Active-HIGH로 작동하며,
EN의 입력에 따라서 래치의 상태가 제어된다고 생각하시면 됩니다.
아래에 간단한 문제를 통해서 동작의 waveform을 보시면 쉽게 이해할 수 있습니다.
- The Gated D Latch
The Gated D Latch는 S-R 래치와 다르게 오직 하나의 입력과 EN 입력만을 가지고 있습니다.
EN과 D가 High이면 래치는 세트되고 D입력이 LOW이고 EN이 HIGH인 경우네는 래치는 리셋됩니다.
동작은 D-Flip Flop과 같지만 Gated D Latch의 경우 레벨 트리거 방식으로 동작하며,
D-Flip Flop은 edge trigger에 의해서 동작한다는 차이점이 있습니다.
아래의 예제와 답을 통해서 동작을 이해하시면 쉬우실 것 같습니다.
플립플롭(Flip-Flop)
- D Flip-Flop
위의 설명은 제어 게이트(sterering gate)와 래치(Latch) 두부분에서의 동작을 설명합니다.
제어 게이트가 클록 스파크에 의해서 래치에 입력 D를 전달하게 됩니다.
플립플롭에서 동기식(Synchronous)이라는 것은 출력 상태가 클록이라고 하는 트리거 입력의 특정한 지점에서만 바뀐다는 의미입니다. Clock Pulse가 Positive edge또는 Negative edge Clock에서 상태가 변화하고, 플립플롭의 상태는 클록이 변화할 때 인가된 입력 상태에 따라 결정되게 됩니다.
즉, D플립플롭의 D입력은 클록 펄스의 트리거 에지에서만 입력이 출력으로 전달되므로 동기 입력이라고 합니다.
위의 내용들을 살펴보시면, 왜 앞에서 Latch와 Flip-Flop에 차이가 있다고 했는지 아실 수 있습니다.
이제 아래에서 간단한 예제를 살펴보시면 D Flip-Flop에 대해서 아실 수 있습니다.
J-K 플립플롭(Flip-Flop)
위는 J-K Flip-Flop에 대한 설명입니다. 딱히 특별한 것은 없지만, J-K에는 Toggle mode라는 것이 존재합니다.
위의 진리표를 보시면, J와 K의 입력이 High일 때, Toggle 모드라고 합니다.
또한 토글모드로 동작하는 J-K 플립플롭을 T플립플롭이라고도 합니다.
이제 아래에서 예제를 통해서 J-K플립플롭의 동작에 대해서 살펴보겠습니다.
마지막으로 비동기 Preset과 Clear에 대해서 살펴보도록 하겠습니다.
대부분 집적회로로 구현된 플립플롭에는 비동기 입력 단자를 가지고 있습니다.
Preset과 Clear의 경우 Clock과는 독립적으로 출력에 영향을 주게 됩니다.
D Flip-Flop의 경우 위의 회로를 보시면 Preset과 Clear의 회로에 대해서 아실 수 있습니다.
"Preset"의 경우 Clock과 D의 입력을 출력으로 보내지 않고, 출력을 1로 유지하게 합니다.
"Clear"의 경우에는 Clock과 D의 입력을 출력으로 보내지 않고, 출력을 0으로 유지하게 됩니다.
위의 기능들을 가지고 여러가지 응용에 사용할 수 있기 때문에, 꼭 알고가야 하는 기능입니다.
아래에 timing diagram을 보시면 직관적으로 이해하실 수 있습니다.
지금까지 Latch와 Flip-Flop에 대해서 살펴봤습니다. Latch와 Flip-Flop의 경우 Truth table과 함께 살펴보면서
동작에 대해서 이해하시고, gate level에서 어떻게 구현되는지에 대해 초점을 맞추시는것이 맞을 것 같다는 생각이 듭니다.
다음에는 플립플롭의 응용과 더불어 Data의 무결성을 위해서 Propagation Delay의 개념을 기본으로
Set up time과 Hold time에 대해서 알아보도록 하겠습니다.
감사합니다.
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