Monkey Engineer

Memory and Non-Memory Semiconductor

Sim — Fri, 4 Apr 2025 02:59:00 +0900

sources: [snapdragon][https://www.qualcomm.com] [DRAM][https://semiconductor.samsung.com/kr/news-events/news]

I would like to explore memory and non-memory semiconductors. Semiconductors act as the brain of almost all electronic devices we use, and they can be broadly divided into two categories based on their types and functions.

First, memory semiconductors are, as the name suggests, specialized in storing or preserving data. They are responsible for remembering or temporarily storing information in various electronic devices such as computers and smartphones. The chips contained in storage devices like RAM or SSD that we commonly use are typical examples of memory semiconductors. These memory semiconductors are optimized for reading and writing data and are largely divided into two categories depending on power supply. These are volatile memory (such as DRAM, SRAM), where stored data disappears when power is cut off, and non-volatile memory (such as NAND Flash, NOR Flash), where data is maintained even when power is turned off. In the memory semiconductor market, memory capacity, data transfer speed, stability, and process miniaturization serve as key competitive factors.

On the other hand, non-memory semiconductors refer to semiconductors that perform functions such as processing, control, and computation rather than data storage. There are many diverse types including sensors, processors, logic chips, analog chips, and power semiconductors, which are used in a wide range of fields from IT products to automobiles and industrial equipment. They primarily handle computation, processing, signal detection, and control functions. High-performance logic chips that we commonly know, such as 'CPU', 'GPU', 'AP (Application Processor)', and 'FPGA', belong to non-memory semiconductors. These non-memory semiconductors are also referred to as system semiconductors, though not all non-memory semiconductors are system semiconductors, but in broad terms, they are generally used similarly. They have the characteristic that the required performance, power consumption, and process technology vary greatly depending on applications like mobile, PC, automotive, IoT, etc.

Memory and non-memory semiconductors can be distinguished by several key criteria. First, in terms of function, memory focuses on 'storing/preserving' data, while non-memory focuses on 'computing/processing/controlling' data. Additionally, whether data is maintained during power interruption is an important distinction; memory is further classified based on whether it is volatile or non-volatile (e.g., DRAM vs NAND Flash), whereas non-memory typically aims for computation or control rather than direct 'data storage'. Memory requires large-scale production capabilities and fine processes, and is one of the most competitive fields in terms of cost competitiveness. In contrast, non-memory requires high design technology capabilities or specialized processes, and is characterized by highly segmented market demand and significant product diversification.

Looking at the most representative memory semiconductor products, first, there is DRAM (Dynamic RAM). This is a volatile memory used as a workspace for PC main memory (Memory Module), smartphones (Mobile DRAM), and more. It provides fast read/write speeds, but has the disadvantage that data disappears when the power is turned off. SRAM (Static RAM) is also volatile memory, but it has faster access speeds than DRAM, so it is mainly used in places requiring ultra-high-speed reading/writing such as cache memory.

NAND Flash is a representative non-volatile memory, widely used in smartphone storage, USB drives, SSDs, etc., with the significant advantage that data is preserved even when power is turned off. NOR Flash is another non-volatile memory with excellent fast reading speed and random access (ROM functionality) characteristics, making it primarily used for firmware storage in embedded systems or in some IoT devices.

In the case of NOR Flash, because cells are connected in a parallel structure, it is possible to directly read by specifying any address. However, in the case of NAND Flash, the cells are connected in a serial structure, so random access is relatively slow, but it is efficient for sequential writing and reading in block units.

When people commonly say "NAND Flash is faster than NOR Flash," it actually means that NAND has higher read/write efficiency when transferring large amounts of data in block units. NOR can be faster in random access (read) where specific addresses are directly read, but in environments dealing with large volumes of data, NAND is more advantageous in terms of actual throughput.

The non-memory semiconductor product family is even more diverse. CPU (Central Processing Unit) is a chip that acts as the main processor in PCs or servers, with Intel and AMD being representative suppliers. GPU (Graphics Processing Unit) is a processor specialized in graphic computation (3D rendering, video processing), with NVIDIA and AMD as major companies, and recently, it is also frequently utilized for AI computation.

Additionally, AP (Application Processor) is a chip responsible for running applications in mobile devices such as smartphones and tablets, including Samsung's Exynos, Qualcomm's Snapdragon, and Apple's A series. SoC (System on Chip) is a form that integrates multiple functions (CPU, GPU, DSP, communication modules, etc.) on a single chip, widely used in mobile devices, IoT devices, automotive infotainment systems, and more.

ASIC (Application Specific Integrated Circuit), which is custom-made for specific purposes, includes representative examples such as ASIC for Bitcoin mining and ASIC for communication/networking equipment. MCU (Microcontroller Unit) is a microcontroller chip with built-in small-scale processing capabilities and memory, utilized for system control in various places such as home appliances, automobiles, IoT sensors, and more.

FPGA (Field Programmable Gate Array) is a chip that allows users to reprogram circuit configurations as desired in the field, used for prototype development, networking equipment, high-speed data processing, and more. In addition, image sensors (CMOS Image Sensor), various environmental sensors (temperature/pressure/light sensors, etc.), chips handling analog signals, and power management chips (PMIC, Power MOSFET, etc.) all belong to the non-memory semiconductor category.

Sources: [NVIDIA H200 Tensor core GPU][https://www.nvidia.com/ko-kr/data-center/h200/?ncid=no-ncid]

[DSP][신호란 무엇인가?]

Sim — Tue, 11 Mar 2025 23:31:52 +0900

안녕하세요, 오랜만에 새로운 포스팅으로 돌아왔습니다.

DSP에 대해서 학습한 것을 토대로 새롭게 DSP 카테고리를 채워보고자 합니다.

우선, 해당 글에서는 아래의 교재를 토대로 작성될 계획입니다.

DSP(Digital Signal Process, 디지털 신호 처리)를 배우기 이전에 신호란 무엇인지에 대해서 정의하고 넘어가겠습니다.

신호는 정보를 전달하거나 표현하기 위해 시간이나 공간에 따라 변화하는 물리적 양이나 수학적 함수를 의미합니다.

신호의 예시로는 빛, 공기의 압력, 온도, 습도 등이 있습니다.

여기서 더 자세한 예를 들어보자면, 사람이 소리를 낼 때, 공기의 압력을 이용해서 소리를 내게 됩니다.

공기의 압력이 변한다는 것 인데, 시간에 따라서 입을 통해서 나오는 소리를 목젖 등등을 이용해서 변화시키며 전달하는 것 입니다.

마찬가지로, 저희의 목적은 electric system을 이용해서 저장하거나 멀리 보내거나 혹은 키울려고 하는 것 입니다.

특히, 전압(Voltage)과 전류(Current)를 이용해서 변화를 이용하는 것 입니다.

만약에 Air pressure을 전압과 전류를 이용해서 변환한다고 하면 어떻게 할 수 있을까요?

Transduce라는 것을 이용해서 전압의 높고 낮음을 이용해서 변조하게 되는 것 입니다.

결국, 해당 과목을 통해서 우리가 배우고자 하는 것은 신호를 디지털 방식으로 처리하고 분석하는 방법에 대해서 배우게 됩니다.

여기서 중요한 것은,

Physical Qunatity의 아무거나 사용하는 것이 아니라 'Information'을 담고 있는 것을 사용한다는 것 입니다.

즉, "정보를 담고있는 신호를 처리하는 학문"이라고 할 수 있습니다.

최종적으로, 학문에서 배운 이론을 이용해서 어떻게 하드웨어 또는 소프트웨어로 구현할 것인지에 대해서 고민하게 되는 것 입니다.

이전에 '신호와 시스템' 과목에서 신호에 대해서 배워보신 적 있으실 것이라고 생각합니다.

해당 과목에서도 선수과목이 신호와 시스템인 만큼 신호와 시스템의 기본에 대해서 배우고 나서 진행하겠습니다.

[컴퓨터구조][Cache Coherence]

Sim — Thu, 21 Nov 2024 22:37:31 +0900

[컴퓨터구조][Cache]

CPU의 구조에 대해서 배웠을 때, Instruction memory와 Data memory가 있었던 것을 기억하실 거에요. Instruction memory와 Data memory는 실제로 Cache memory를 사용합니다. Cache memory를 사용하는 이유는, 메모리

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cache에 대해서 잘 모르신다면, 이전에 작성한 Cache 포스팅을 읽고 오시면 도움이 됩니다.

일반적으로 정보를 가지러 Main memory에 접근해야 하지만, 이 경우 overhead가 많이 듭니다.

그 이유는 메모리의 계층구조에서 알 수 있듯이 Main Meomory에 접근하기 위해서 많은 Clock이 소요되기 때문입니다.

이 문제를 해결하기 위해서 cache를 합니다. 여기서 만약 Multiprocessor구조라면

아래와 같이 구조는 각 Processor마다 아래에는 Data Cache라고 표현되어 있지만 L1 cache를 가지게 됩니다.

출처:https://link.springer.com/referenceworkentry/10.1007/978-0-387-09766-4_142/figures/1_142

여기서 빠르게 Data에 접근하고 이용하려고 사용한 cache에 문제가 발생하게 됩니다.

예를 들어서, Processor가 2개라고 가정하고, X라는 주소에 10이 데이터 값이라면

Processor 0에서 X에 접근해서 20을 쓰고나서 Processor 1에서 이것을 읽는다면

Processor 0과 1의 X에 대한 값 중에 어떤 값이 유효한 값이라고 할 수 있을까요?

여기서 문제가 발생하게 되고, 이 문제를 Cache coherence라고 합니다.

역시 문제가 있으면 해결책이 존재하기 마련인데, 여기에 소프트웨어적인 방법과

하드웨어적인 방법이 있습니다. 여기서는 하드웨어적인 방법을 살펴보겠습니다.

하드웨어적인 방법에는 Directory-based protocols와 Snooping protocol이라는 방법이 존재합니다.

Directory-based protocols는 cache 와 memory가 공유하는 상태를 directory에 있는 block을 통해서 공유하는 방법입니다.

Snooping protocols는 bus의 read와 write에 대한 버스를 모니터하면서 신호가 생성되었을 때

이 신호를 받은 다른 cache들이 즉시 동일한 값으로 변경하거나 해당 데이터를 invalid하게 만드는 방법이 있습니다.

snooping protocols은 동일한 값을 변경(update)하거나 invalid하기 위해서 사용하는 MSI, MESI, MOESI protocol이 있습니다.

MSI, MESI, MOESI를 시작하기 전에 cache coherence protocol에서 초기화 상태는 Invalid입니다.

그 이유는 캐시는 빈 상태에서 시작하므로 데이터를 보유하고 있지 않고, 데이터를 로드하거나 수정하기 전에는 다른 프로세서나

메모리에 대한 영향을 최소화하기 위해서 초기 상태는 Invalid 상태로 유지되게 됩니다.

MSI

MSI protocol은 snooping protocols의 방법에서 기본이 되는 방법입니다.


출처: https://en.wikipedia.org/wiki/MSI_protocol

MSI protocol은 세 가지 상태가 존재합니다. Invalid, Shared, Modified

Processor Request

· PrRd: 프로세서가 캐시 블록을 읽기 위해 요청.

· PrWr: 프로세서가 캐시 블록에 쓰기 위해 요청.

Bus Request

· BusRd: 프로세서 캐시에서 읽기 실패가 발생하면, 프로세서가 BusRd요청을 버스에 보내고 캐시 블록을 반환받기를 기대

· BusRdX: 프로세서 캐시에서 쓰기 실패가 발생하면, 프로세서가 BusRdX요청을 버스에 보내고 캐시 블록을 반환받으며

다른 프로세서의 캐시 블록을 무효화.

· BusUpgr: 프로세서 캐시에서 쓰기 성공이 발생하면, 프로세서가 BusUpgr요청을 버스에 보내 다른 프로세서의

캐시 블록을 무효화.

· Flush: 캐시 블록 전체를 메모리에 기록(Write-back)하라는 요청

Invalid 상태

· PrRd: BusRd 요청이 발생하고 상태가 Shared로 변경.

· PrWr: BusRdX 요청이 발생하고 상태가 Modified로 변경.

· BusRd, BusRdX, BusUpgr: 무효 상태의 블록은 그대로 Invalid 상태 유지.

Shared 상태

· PrRd: Shared 상태 유지

· PrWr: BusUpgr 요청이 발생하고 상태가 Modified로 변경

· BusRd: Shared 상태를 유지

· BusRdX 또는 BusUpgr: Invalid 상태로 전환

Modified 상태

· PrRd or PrWr: Modified 상태 유지

· BusRd: 캐시 블록이 bus로 flush되고 상태가 Shared로 변경

· BusRdX: 캐시 블록이 bus로 flush되고 상태가 Invalid로 변경

· BusUpgr: 불가능, Modified 상태는 한 프로세서만 독점적으로 가질 수 잇으므로 다른 프로세서의 shared 상태에서

BusUpgr이 발생할 수 없다.

MESI

MESI protocol은 MSI의 단점을 보완하기 위해서 만들어졌습니다. MSI의 단점은 아래와 같습니다.

· Memory access overhead & Bus transaction

MSI protocol에서는 프로세서가 읽기 전용 상태에서 데이터를 캐시에 보관하더라도 항상 데이터를 Shared 상태로 유지합니다.

이로 인해서 캐시에 저장된 데이터가 읽기 전용임에도 불구하고 읽기 요청(PrRd)시 다른 캐시와 메모리를 확인해야 하기 때문에

불필요하게 다른 캐시와 메모리에 접근해야 하고, Bus의 불필요한 발생이 성능을 저하하는 결과를 가져올 수 있습니다.

MESI protocol은 두 가지 자극에 따라서 상태가 전이되는데, 첫 번째는 PrRd, PrWr 요청이고,

두 번째는 Bus side request(버스 요청)입니다. 버스 요청은 캐시 블록이나 최신 데이터가 없는 다른 프로세서로부터 발생합니다.

Processor Request

· PrRd: 프로세서가 캐시 블록 읽기 요청

· PrWr: 프로세서가 캐시 블록에 쓰기 요청

Bus Request

· BusRd: 다른 프로세서가 요청한 캐시 블록에 대해 읽기 요청

· BusRdX: 다른 프로세서가 요청한 캐시 블록에 대해 쓰기 요청.(캐시 블록이 없는 상태에서 발생)

· BusUpgr: 다른 프로세서가 캐시 블록을 보유하고 있으면서 쓰기를 요청

· Flush: 다른 프로세서가 캐시 블록 전체를 메인 메모리에 기록

· FlushOpt: 다른 프로세서로 캐시 블록을 제공하기 위해 버스에 전체 캐시 블록을 게시(cache to cache 전송)

Snooping 동작

· 모든 캐시가 버스에서 발생하는 모든 트랜잭션을 모니터링

· 각 캐시는 물리적 메모리 블록의 공유 상태를 관리

· 상태는 프로토콜의 상태 다이어그램에 따라 전환

Invalid

· PrRd: BusRd 요청 발생

- 다른 캐시가 유효한 데이터가 있으면 Shared로 전환

- 없으면 Exclusive로 전환하고 메인 메모리에서 데이터 가져온다.

· PrWr: BusRdX요청 발생.

- 상태가 Modified로 전환

- 다른 캐시가 데이터 복사본을 가진 경우 무효화.

Shared

· PrRd: 캐시 hit, 상태 유지

· PrWr: BusUpgr 요청 발생. Modified로 전환, 다른 캐시는 Invalid로 전환.

Exclusive

· PrRd: 캐시 hit, 상태 유지

· PrWr: Modified로 전환. 버스 트랜잭션은 없음

Modified

· PrRd/PrWr: 캐시 hit, 상태 유지

· 다른 요청 시 데이터를 Flush하고 상태 전환

MOESI

MOESI protocol은 MESI protocol의 메모리 쓰기에 대한 단점을 보완하고자 개발되었습니다.

MESI protocol은 Modified 상태의 캐시 블록이 다른 프로세서에 의해 읽히는 경우에 해당 블록을 main memory에

기록한 후(clean, 클린) Shared 상태로 전환해야 합니다. 여기서 Main memory에 data를 쓰기 위한 overhead가 발생하기 때문에

이 문제를 해결하고자 Owned라는 상태를 추가하여 수정된 데이터가 여러 캐시에서 공유될 수 있음을 나타내기 때문에

Main memory의 데이터가 최신 상태가 아닐 수 있다는 의미를 내포하게 됩니다. Owned 상태에서는 해당 캐시가 메모리를

업데이트할 책임을 지게 됩니다. 만약 다른 프로세스가 해당 데이터를 요청할 때에는

memory에 기록하지 않고 직접 데이터를 제공합니다.

MESI구조에서 Owned가 추가된 것이 MOESI protocol입니다.

Modified

· 이 캐시는 캐리 라인의 유효한 복사본을 유일하게 가지고 있습니다. 캐시된 복사본은 자유롭게 추가 수정이 가능

Owned

· 이 캐시 라인은 시스템 내 여러 복사본 중 하나입니다. 이 캐시는 복사본을 수정할 권한이 없지만, main memory와 비교했을 때

수정된 상태(dirty, 더티)입니다. 이 캐시는 main memory를 나중에 업데이트를 해줘야 합니다.

· 캐시 라인은 다른 공유된 복사본을 무효화한 후 Modified 상태로 변경될 수 있습니다. Main memory에 수정된 것을 기록하고나서

Shared상태로 변경될 수도 있습니다.

· Owned 상태의 캐시 라인은 Snoop 요청을 통해서 cache to cache 통신을 하며, main memory의 오래된 복사본이 사용되지

않도록 보장합니다.

Exclusive

· 이 캐시는 라인의 유일한 복사본을 가지고 있지만, 해당 라인은 수정되지 않은 상태(clean, 클린)입니다. 데이터를 수정하면

Modified상태로 전환됩니다.

Shared

· 이 캐시 라인은 시스템 내 여러 복사본 중 하나입니다. 이 캐시는 복사본을 수정할 권한이 없습니다.

· MESI protocol과 달리 Shared 상태의 캐시 라인이 메모리와 비교해 dirty일 수 있습니다. 이 경우에는 다른 캐시 중 하나가

Owned 상태로 복사본을 가지고 있으며 main memory를 업데이트해야 합니다.

· 어떤 캐시도 해당 라인을 Owned 상태로 가지고 있지 않다면 main memory 복사본이 최신 상태라는 의미입니다.

· 캐시 라인은 Exclusive또는 Modified 상태로 전환하기 전에는 쓰기 작업이 불가능합니다. 이를 위해서 다른 모든 캐시 복사본을

무효화해야 합니다.

· 캐시 라인은 언제든 Invalid 상태로 폐기될 수 있습니다.

Invalid

· 이 블록은 유효하지 않으며 접근하려면 먼저 fetch(가져와야합니다.)해야 합니다.

Owned

· 캐시 라인이 여러 캐시에 존재하면서 main memory와 비교해 dirty일 때 하나의 캐시가 main memory 업데이트를 책임집니다.

· 이를 통해 불필요한 메모리 쓰기 작업을 줄이고 시스템 성능을 최적화할 수 있게 됩니다.

지금까지 cache coherence에 대해서 살펴봤습니다. state diagram과 함께 설명들을 쫓아가보시면 이해가 훨씬 쉽습니다.

이로써 cache에 대한 대단원이 막을 내린 것 같습니다. 물론 더 있을 수 있지만, 아무래도 학습한 것을 기본으로 하기 때문에

다음에 더 심화해서 배우는게 있다면 또 추가적으로 글을 올리도록 하겠습니다.

글 읽어주셔서 감사합니다.

[컴퓨터 구조][Out of order]

Sim — Fri, 15 Nov 2024 21:32:17 +0900

[컴퓨터 구조][Parallel]

컴퓨터 구조에서 병렬처리는 여러 프로세서를 연결하여 성능을 향상시키는 것으로Scalability(확장성)을 확보하며, 전력 효율성을 높이기 위해서 사용됩니다. 컴퓨터 구조에서 병렬처리에는 ILP,

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지난 포스팅을 보시면, Parallel에 대해서 알아보며 ILP, DLP, TLP에 대해서 알아봤었습니다.

결국에는 "병렬로 수행해서 성능을 향상시키기 위해서라는 것"이라는 공통의 목표로 병렬성을 증가시킨 것 입니다.

지난 시간에 ILP에 대해서 배우며 그 예시로, 기존에 배웠던 것에서는 Pipelining과 Branch predictor, Hazard detector등을 이용하면 CPI가 줄일 수 있기 때문에 전체적인 CPU time을 줄일 수 있다고 했었습니다. 결국 수행능력이 올라가는 거죠.

$\text{CPU Time =} \frac{Instruction}{Program} \; * \; \frac{Cycle}{Instruction} \; * \; \frac{Time}{Cycle}$

결국에는 위의 CPU time을 줄일 수 있는 방법이 있다면 수행능력이 올라가게 되는 것인데,

하드웨어 관점에서 하드웨어 생산과정말고, 저희가 올릴 수 있는 부분은 CPI입니다.

그래서 저희가 어떻게 해서는 CPI를 줄이기 위해서 Pipelining도 하고,

Parallelism을 통해서 CPI를 줄이고자 노력하는 것 입니다.

지금까지 저희가 minimize시켜서 성능을 최적화 시켰던 항목을 보자면

· Minimize clock cycle

pipelining의 stage를 늘린다.

· Minimize CPI

pipelining 활용

· Minimize IC(Instruction Count)

프로그램이 실행하는 총 명령어의 개수를 줄여서 성능 향상

위와 같은데, 여기서 pipelining의 단계를 계속해서 늘린다면 성능이 계속해서 좋아질까요?

일부 관점에서는 성능이 안좋아질 수도 있습니다. 그 이유는 control hazard와 data hazard가

더 빈번하게 발생해서 성능이 오히려 안좋아질 수도 있기 때문입니다.

'CPI = 1'일 수 있을 때는 Hazard가 발생하지 않았을때 만족할 수 있습니다.

여기서 그렇다면 Pipelining은 계속해서 늘리는 것은 오히려 좋지 않으니까 다른 방법을 찾게됩니다.

ILP를 증가시키는 방법인 Superscalar를 사용하는 것인데, Superscalar를 통해서 IPC > 1 를 만들기 위해서

Pipelining 전체를 다 Superscalar를 활용할 수 있도록 변경해줘야 합니다. 만약에 Execution단계에서만 적용한다면

다른 곳에서는 어차피 하나의 명령어만 처리할 수 밖에 없기 때문에 병목현상이 발생하게 됩니다.

이제 IPC를 1보다 크게 하기 위해서 Superscalar를 적용했으니까 문제가 없을거라고 생각할 수 있지만,

여전히 여기에서도 명령어의 의존성때문에 문제가 발생하기 때문에 문제가 될 수도 있습니다.

Pipelining을 더 나눠도 문제가 생기고, 해결하려고 ILP의 Superscalar를 통해서도

명령어 간의 의존성 문제가 발생하기 때문에 이를 해결해주기 위해서 Out of order를 사용하게 되는 것입니다.

Out of order를 이용하게 되면, instruction을 "실행 가능한 명령어를 먼저 찾아서 실행"함으로써

수행하기 때문에 명령어간의 의존성을 해결할 수 있게 됩니다.

아직 위의 말로는 쉽게 이해가 가지 않으니까 아래에서 세 가지 경우를 살펴보면서 이해해보겠습니다.

우선, 의존성에서 True dependency와 false dependency가 존재합니다.

True dependency

True dependency는 RaW(Read afrter write)로 실제로 위 아래 명령어가 의존성을 가질 때 입니다.

$\text{(7) r5} \; \leftarrow \; MEM[r2]$

$\text{(9) r6} \; \leftarrow \; r4+r5$

두 명령어를 보면, 실제로 두 명령어 사이에는 의존성이 존재합니다.

(7)명령어가 실행이 다 된 이후에 (9)명령어가 실행되어야 hazard가 발생하지 않습니다.

즉, r2에 해당하는 메모리의 데이터를 r5에 써주고 난 이후에 r5의 값을 가지고 덧셈을 수행해야 하기 때문에

실제로 레지스터 r5에 대한 데이터의 값이 의존성을 가지고 있습니다.

False dependency

여기에는 두 가지 False dependency가 존재합니다. Anti dependency와 Output dependency입니다.

Anti dependence ( WaR(Write after Read) )

이전 명령어가 읽기 작업을 수행하고, 다음 명령어가 쓰기 작업을 수행할 때 발생합니다.

레지스터의 이름이 동일하기 때문에 의존성이 있는 것 처럼 보이지만 실제로는 아닙니다.

$\text{LDUR X2, [X3, #0]}$

$\text{ADD X3, X4, X5}$

위의 두 명령어를 보면, 메모리에서 읽어오고 난 이후에 ADD를 명령어를 실행하게 되는데,

X3 레지스터의 충돌로 인해 의존성이 있는 것처럼 보이지만, 실제로는 데이터 간의 종속성은 없습니다.

왜냐하면 실제로 LDUR은 데이터를 읽어오는 것이고, ADD는 그 이후에 실행되는 것이기 때문에 문제가 없습니다.

Output Dependence( WaW(Write after Write) )

두 개의 명령어가 같은 레지스터에 값을 쓸 때 발생하게 됩니다.

먼저 실행된 명령어의 결과가 나중에 실행된 명령어의 결과로 덮어씌워질 수 있기 때문입니다.

$\text{MUL X1, X2, X3}$

$\text{ADD X1, X4, X5}$

MUL에 의한 결과가 X1 레지스터에 들어가고, ADD가 실행되면 X1 이전 MUL의 결과값이 덮어씌어지게 됩니다.

이 경우에도 데이터의 의존성은 없지만 레지스터의 이름 때문에 의존성이 있는 것 처럼 보이기 때문에

충돌이 발생하고 병렬 실행을 할 수 없게 되는 문제가 발생하게 됩니다.

결론적으로 False dependency는 레지스터의 이름으로 인해서 발생하기 때문에

Register Renaming으로 해결할 수 있게 됩니다.

Reorder와 같이 compiler를 통해서 명령어의 순서를 바꾸고 hazard를 없애주는 것을

Data forwarding이 있는 포스팅에서 확인해본적이 있는데, out of order는 같다고 할 수 없지만

일종에 reorder와 같다고 생각하시면 될 것 같습니다. 실행 가능한 명령어를 먼저 수행해서

수행 능력을 향상시키는 방법이기 때문입니다.

지금까지 Out of order를 사용하는 이유와 기본적인 배경을 살펴봤습니다.

위의 내용을 조금 간략하게 정리해보자면,

수행능력을 올리기 위해서 ILP를 증가시키는 Pipelining을 할 수는 있지만

파이프라이닝만으로는 아무리 쪼개서 파이프라이닝을 하더라도 hazard가 존재해서 CPI가 1보다 작아질 수 없다.

왜냐하면 파이프라이닝을 한 상태에서 hazard가 아예 없는 경우에만 CPI는 1이 될 수 있기 때문이다.

그래서 또 다른 방법이 없을까? 명령어를 병렬로 수행해보자. 그러면 수행능력이 올라간다.

ILP의 Superscalar를 사용해보자. 하지만 Superscalar로 수행하게 된다면 데이터에 대한 의존성 문제가 더 발생한다.

왜냐하면 명령어를 병렬로 수행하게 된다면 하나씩 수행하더라도 생기는 instruction에 대한 hazard가 발생하는데

더 많은 hazard가 발생하게 된다. 그렇다면 이 부분을 어떻게 해결할 수 있을까?

명령어를 수행가능한 순서(의존성 없는)대로 compile하는 과정에서 스케쥴링한 다음에 수행하면 되지 않을까?

스케쥴링을 하려다보니까 hazard가 발생하는 부분이 생기는데, 실제로는 데이터간의 의존성이 없는데

레지스터 이름 때문에 의존성이 있어 보이는 False dependency가 존재하고,

실제로 데이터간의 의존성이 있어서 발생하는 True dependency가 존재한다.

False dependency는 우리가 out of order과정에서 Renaming을 통해서 해결할 수 있다.

하지만 True dependency같은 경우에는 out of order으로는 해결할 수 없지만,

Data forwarding같은 방법이나 Out of order의 하드웨어를 이용해서 순서를 조정하거나

Speculative Execution(추론 실행)으로 True dependency에 대한 성능 저하를 최소화 할 수 있다.

이렇게 간략화해서 흐름을 정리해보면 이해가 쉽습니다.

지금까지는 Out of order의 기본적인 배경에 대해서 살펴봤습니다.

이제 다음 시간에는 Out of order의 Renaming에 대한 하드웨어 구조와 실행 과정을 살펴보고

Speculative Execution이나 순서를 조정하는 부분을 추가적으로 살펴보겠습니다.

감사합니다.

[신호와 시스템][Time Transformation]

Sim — Thu, 14 Nov 2024 22:54:02 +0900

Time Transformation은 주어진 신호를 시간의 변화에 따라 변환시키는 개념입니다.

시간 이동에는 Time Shifting, Time Reversal, Time Scaling이 있습니다.

그리고 마지막으로 위의 세 가지를 혼합해서 사용하는 Amplitude Transformation이 있습니다.

Time Shifing

$\text{x(t - a)}$는 $\text{x(t)}$를 time축상에서 오른쪽으로 a만큼 이동하는 것 입니다.

만약에 아래와 같이 그려지는 함수가 있다고 가정하고 그려보자면 아래와 같습니다.

$\text{x(t)} \; = \begin{matrix} 0 \; , \; t \leq -1 \\ t+1 \; , \; -1 < t \leq 0 \\ 1 \; , \; 0 < t \leq 2 \\ 0 \; , \; t > 2\end{matrix}$

위의 함수를 $\text{x(t-2)}$로 $\text{x(t)}$를 time 축상으로 오른쪽으로 a만큼 이동시키면 어떻게 될까요?

$\text{x(t)} \; = \begin{matrix} 0 \; , \; t \leq 1 \\ t-1 \; , \; 1 < t \leq 2 \\ 1 \; , \; 2 < t \leq 4 \\ 0 \; , \; t > 4\end{matrix}$

이 처럼 t축 상에서 오른쪽으로 이동한 구간이 나오게 되고, 맞춰서 그래프를 그려보면 아래와 같이 나오게 됩니다.

Time Reversal(= Time Reflection)

Time Reversal은 amplitude(t = 0)축에 대해서 반전시킨 것입니다.

$\text{x(t)} \; = \begin{matrix} 0 \; , \; t \leq -1 \\ t+1 \; , \; -1 < t \leq 0 \\ 1 \; , \; 0 < t \leq 2 \\ 0 \; , \; t > 2\end{matrix}$

여기서 그러진 함수를 $\text{x(-t)}$로 Time Reversal한다면,

아래와 같이 구간이 변경됩니다.

$\text{x(-t)} \; = \begin{matrix} 0 \; , \; t \geq 1 \\ -t+1 \; , \; 0 < t \leq 1 \\ 1 \; , \; -2 < t \leq 0 \\ 0 \; , \; t < -2\end{matrix}$

Time Scaling

Time Scaling은 넓이를 가로로 넓히거나 줄이는 형태의 그래프가 그려집니다.

여기서는 넓이가 넓어진 것은 expand이며, 넓이가 줄어든 것을 compress라고 합니다.

역시 마찬가지로 지금까지 기본형으로 설정해 놓은 아래의 그래프의 구간에서 시작하겠습니다.

이 구간은 위에서 계속 지켜보셨기 때문에 아신다는 생각으로 우선 compress 유형부터 보겠습니다.

$\text{x(2t)} \; = \begin{matrix} 0 \; , \; t \leq -\frac{1}{2} \\ 2t+1 \; , \; -\frac{1}{2} < t \leq 0 \\ 1 \; , \; 0 < t \leq 1 \\ 0 \; , \; t > 1 \end{matrix}$

이 다음으로, expand 유형은 아래와 같습니다.

$\text{x(0.5t)} \; = \begin{matrix} 0 \; , \; t \leq -2 \\ 0.5t+1 \; , \; -2 < t \leq 0 \\ 1 \; , \; 0 < t \leq 4 \\ 0 \; , \; t > 4 \end{matrix}$

결론적으로 위의 Time Scaling은

여기서 $\text{x(at)}$는 $\text{x(t)}$를 $\frac{1}{\vert a \vert}$배 Time Scaling된 것 이며,

$\vert a \vert > 1 \; \text{: compress}$ $\vert a \vert < 1 \; \text{: expand}$입니다.

여기서 세 가지 Time Transformation의 유형을 살펴봤습니다. 하지만, 여기에는 또 한가지 혼합형이 들어가게 됩니다.

혼합형은 Amplitude Transformation이라고 합니다.

Amplitude Transformation

Amplitude Transformation에 대해서는 다음 한 가지 주의 사항을 가지고 예제를 풀어보는 방식으로 알아보겠습니다.

주의해야할 사항은 Amplitude Transformation은 세 가지 유형의 순서가 중요하다는 것 입니다.

혼합형으로 변화하기 위해서는 첫 번째로 reflection 또는 scaling을 하고 난 이후에 마지막에 shifing을 해야한다는 것 입니다.

예제로 바로 알아보겠습니다.

위의 (a)에 대한 답은 아래와 같이 쉽게 그리실 수 있을겁니다.

(B)에서 간단한 shifting인 $\text{x(t-2)}$와 $\text{x(t+3)}$은 아래와 같이 그려집니다.

이건 위에서 배워봤으니 쉽게 예상하실 수 있지만, 이제 $\text{-3t-2}$는 혼합형이기 때문에 복잡하기 때문에 아래의 그림의

순서를 쫓아오시고, 제가 말한 주의사항을 유의하면서 보시면 쉽습니다.

여기서 마지막 과정은 -3으로 묶어서 그렇지만 $\text{x(-3t-2)}$라는 것을 알 수 있습니다.

이제 $\text{x(-3t-2)}$의 과정을 단계별로 봤으니, $\frac{2}{3} t + \frac{1}{2}$는 한번에 묶고나서

제가 말한 유의사항을 생각하면서 그리면 한번에 그리면 더 빠르게 할 수 있습니다.

이것을 묶으면 $x(\frac{3}{2}(t+\frac{3}{4}))$이 되고, 우선 scaling을 진행하고 나서 shifting을 수행하면 됩니다.

지금까지 Time Transformation을 알아봤습니다.

글 읽어주셔서 감사합니다.

[컴퓨터 구조][Parallel]

Sim — Wed, 13 Nov 2024 14:32:00 +0900

컴퓨터 구조에서 병렬처리는 여러 프로세서를 연결하여 성능을 향상시키는 것으로

Scalability(확장성)을 확보하며, 전력 효율성을 높이기 위해서 사용됩니다.

컴퓨터 구조에서 병렬처리에는 ILP, DLP, TLP라는 세 가지 주요 용어가 있습니다.

ILP(Instruction Level Parallelism)

ILP는 Instruction level parallelism으로 단일 프로그램 내에서

독립적인 명령어들을 병렬로 실행함으로써 성능을 향상시키는 기술입니다.

ILP에 사용되는 주요 기술에는 이전에 저희가 많이 배웠던 Pipelining이 있고,

다음 시간에 배울 Out of order Execution과 Superscalar가 있습니다.

또한 branch predictor와 hazard detector등 모든 것들도 ILP의 성능을 증가시킬 수 있는 요소입니다.

Out of order는 다음 시간에 배울것이기 때문에 Superscalar를 알아보자면,

한 사이클에 여러 명령어를 동시에 실행할 수 있도록 여러 실행 유닛을 사용하는 것 입니다.

1 LOAD R1, [R2, #0]
2 ADD R3, R1, R4 ; R3 = R1 + R4
3 MUL R5, R6, R7 ; R5 = R6 * R7
4 SUB R8, R9, R10 ; R8 = R9 - R10

위의 코드를 Superscalar로 실행한다면

1C(cycle) : LOAD R1, [R2, #0] + MUL R5, R6, R7

2C : ADD R3, R1, R4 + SUB R8, R9, R10

이렇게 명령어 간의 독립성을 활용하여 동시에 실행 가능한 명령어들을 병렬로 처리하는 것 입니다.

여기서 VLIW와 Superscalar에 대해서 헷갈리실 수 있는데, VLIW는 명령어를 하나의 긴 명령어로 묶는 것 입니다.

[LOAD R1, [R2, #0] | ADD R3, R1, R4 ; R3 = R1 + R4 | MUL R5, R6, R7 ; R5 = R6 * R7 | SUB R8, R9, R10 ; R8 = R9 - R10]

VLIW는 위와 같이 묶는 것이고, Superscalar는 아래의 예로 보자면 두개의 명령어를 병렬로 처리하는 것 입니다.

1C : $\begin{matrix} \text{LOAD R1, [R2, #0]} \\ \text{ADD R3, R1, R4} \end{matrix}$

여기서 LOAD와 ADD를 동시에 수행하는 것 입니다.

2C : $\begin{matrix} \text{MUL R5, R6, R7 ; R5 = R6 * R7} \\ \text{SUB R8, R9, R10} \end{matrix}$

LOAD와 MUL 명령어는 서로 독립적이기 때문에 동시에 실행이 가능하고 이것은 ADD와 SUB또한 마찬가지 입니다.

독립적이라는 이유는 Register들이 서로 의존성을 가지고 있지 않기 때문이라는 것은 아실 것 입니다.

만약에 독립적이지 않고 서로 의존성을 많이 가지고 있다면 ILP의 성능이 올라가는데에는 한계가 분명히 존재합니다.

여기서 Issue라는 의미가 있는데 이 의미를 잠깐 짚고 넘어가겠습니다.

Issue는 명령어가 Execution단계로 보내지는 것을 말하는 것으로,

한 사이클 동안 몇 개의 명령어를 CPU가 동시에 실행할 수 있는지를 나타내는 지표가 됩니다.

DLP(Data Level Parallelism)

DLP는 같은 연산을 여러가지 데이터 요소에 동시에 적용하는 병렬성입니다.

주로 SIMD 구조에서 많이 이용하게 됩니다.

DLP에는 위의 네 가지 경우에 따라서 나뉘게 됩니다.

SISD : Single Instruction Single Data,

SIMD : Single Instruction Multiple Data

MISD : Multiple Instruction Single Data

MIMD : Multiple Instruction Multiple Data

이 네 가지의 경우에서 MISD는 실상 의미가 없습니다.

그 이유는 하나의 데이터에 대해 서로 다른 연산을 동시에 수행할 필요가 있는 경우가 드물기 때문입니다.

쉽게 예를들어서 하나의 숫자를 동시에 더하고 빼는 것은 연산의 순서가 중요하기 때문에 사용할 일이 없습니다.

일부 특수한 경우에는 사용되기도 하지만 특수한 경우를 제외하면 사용할 일이 없다고 생각하시면 됩니다.

DLP에서 주로 사용하는 경우는 SIMD와 MIMD입니다.

SIMD구조는 하나의 명령어를 여러 데이터 요소에 동시에 적용하는 방식입니다.

일반적으로 vector process나 GPU 등 고성능 연산이 필요한 분야에서 자주 사용됩니다.

vector execution을 위한 명령어에 대해서 살펴보자면,

Floating point 연산에서는 지금까지 배운 X, W이외에 S, D register가 사용됩니다.

S register는 32bit single precision연산을 위해서 사용하는 register입니다.

D register는 32bit double precision연산을 위해서 사용하는 register로 아래와 같이 사용됩니다.

● Single precision arithmetic

FADDS, FSUBS, FMULS, FDIVS

ex) FADDS S2, S4, S6

● Double precision arithmetic

FADDD, FSUBD, FMULD, FDIVD

ex) FADDD D2, D4, D6

● single and double precision comparison

FCMPS, FCMPD

● Branch on FP condition code true or false

B.cond

이제 Vector execution을 위한 마지막으로 V register입니다.

여기는 명령어에 따라서 각 register가 몇 bit의 data를 가지고 연산을 수행할지 정할 수 있습니다.

128bit V register이기 때문에 128bit을 기준으로 나눠서 할당할 수 있습니다.

쉽게 이해하기 위해서 아래의 예시를 보시면,

16 8bit integer add

ADD V1.16B, V2.16B, V3.16B

여기서 16*8은 128bit으로 각 레지스터에 1Byte(8bit)을 기준으로 16개를 묶어서 연산합니다.

FP도 S또는 D register를 사용해서 연산을 수행합니다.

FADD V1.4S, V2.4S, V3.4S

이렇게 vector processing의 한 구조인 SIMD에 대해서 살펴봤습니다.

MIMD는 여러개의 코어 즉, multicore processor를 이용한 방식입니다.

독립적인 명령어 흐름을 가지며 서로 다른 데이터를 처리할 수 있는 것 입니다.

즉, 서로 독립된 공간인 코어1과 코어2에서 서로 다른 명령어를 수행하고 있는 것 입니다.

TLP(Thread Level Parallelism)

TLP는 multiple thread를 이용해 병렬수행하는 것을 의미합니다.

Thread에 대해서 저의 운영체제 포스팅을 보시면 아실 수 있듯이 단점도 존재하지만,

쉽게 생성하고 없앨 수 있다는 장점과 함께 서로 공유된 자원을 가지고 있어서 정보공유가 쉽다고 이야기 했었습니다.

TLP는 이런 장점들을 이용해서 설계하는 기법을 의미합니다.

multithreading의 예시에는 coarse multithreading과 fine multithreading 그리고 simultanuous multithreading이 있습니다.

이름에서도 알 수 있지만, coarse multithreading은 각 thread를 뭉터기로 하나씩 수행하는 것 입니다.

fine multithreading은 각 시간 단위 별로 각자의 thread A, B, C, D가 한번씩 병렬로 수행되는 것이며

simultaneous multithreading은 하나의 thread가 실행되더라도 또 다른 thread도 함께 실행하는 것입니다.

위에 그림을 보시면 이해가 더 쉬우실 것 입니다.

이렇게 컴퓨터구조의 parallel에 대해서 살펴봤습니다.

다음에는 Out-of-order에 대해서 알아보도록 하겠습니다.

감사합니다.

[신호와 시스템][Elementary Signals]

Sim — Tue, 12 Nov 2024 23:23:16 +0900

순서상 Time transformation에 대해서 먼저 알아봐야 하지만,

Elementary Signals은 암기해야 할 것들이 조금 있어서 먼저 살펴보겠습니다.

Unit Step Function(signal)

unit step function은 위와 같은 형태를 띄고 있습니다.

$\text{u(t) = } \begin{matrix} 1,\; t > 0 \\ 0,\; t < 0 \end{matrix}$

$u(0) = \frac{1}{2}[u(0^{+})+u(0^{-})]=\frac{1}{2} \; \text{or} \; undefined$

Rectangular function(pulse)

위의 pulse는 $rect(\frac{t}{2a})$와 같이 표현할 수 있고,

Rectangular fucntion은 다시 $rect(\frac{t}{2a}) \; = \; [u(t+a)-u(t-a)]$로 포현할 수 있습니다.

왜 $\text{ [u(t+a) - u(t-a)] }$와 같이 표현되는지 알고 싶다면,

위의 그림에서 신호들을 어떻게 빼고 더하는지 그리고 옮겨지는지를 살펴보면 자세히 알 수 있습니다.

아래와 같이 그려지기 때문에 결국에는 Rectangular function이 어떻게 unit step function으로 그려진다는 것인지 알 수 있습니다.

솔직히 저는 처음에 여기서 그려지는 것이 많이 헷갈렸기 때문에 아래에 Rectangular function의 예시 하나를 더 들고 가겠습니다.

Signum function

$\text{sgn(t) = } \begin{matrix} 1,\; t > 0 \\ 0,\; t = 0 \\ -1,\; t < 0 \end{matrix}$

여기서 signum function은 또 다시 unit step function으로 표현될 수 있습니다.

$sgn(t) = -1+2u(t)$

간략하게 설명하자면, $2u(t)$가 2가 되는 부분에서 -1을 만나서 $t>0$인 구간에서는 1이 될 것이고,

$2u(t)$가 $t<0$인 구간에서는 -1을 만나서 -1이 되기 때문에 위의 그림과 같이 signum function은

unit step function과의 조합으로 그려질 수 있습니다.

Ramp function

Ramp function은 위와 같이 그려집니다.

Ramp function도 실은 unit step function과 얽힌 관계가 있는데,

$\int_{-\infty}^{t} u(t) dt \; = \; r(t)$

위와 같은 관계를 가지고 있습니다.

Sampling function

$Sa(t) \; = \; \frac{sint}{t}$

$Sa(0) \; = \; \lim \limits_{t\to 0} \frac{sint}{t} \; = \; \frac{cost}{1} \; = \; \frac{1}{1} \; = \; 1$

$sinc(t) \; = \; \frac{sin \pi t}{\pi t} \; = \; Sa(\pi t)$

여기서 사실은 $Sa(t)$의 Time-scaling으로 만들어진다는 것을 알 수 있습니다.

아직 Time transformation에 대해서 안배웠기 때문에 다음 시간에 배우고 난 이후에 다시 살펴보겠습니다.

Unit Impulse Function = Delta Function

unit impulse function(delta function)은 property가 많이 있고, 이 과목에서 많이 다루기 때문에 최대한 다 알고 계시는게 유리합니다.

· properties

a) $\delta(0) \; \rightarrow \; \infty$

b) $\delta(t) = 0, \; t \neq 0$

c) $\int_{-\infty}^{\infty} \delta(t) dt \; = 1$

d) $\delta(t) \; = \; \delta(-t)$ $\rightarrow$ even function

e) $\delta(t) \; = \; \frac{du(t)}{dt}$ , $\int_{-\infty}^{t} \delta(t) dt \; = u(t)$

f) $x(t)\delta(t)\; = \;x(0)\delta(t)$

g) $\int_{-\infty}^{\infty} x(t)\delta(t) dt \; = x(0)$

h) $\int_{-\infty}^{t} x(t)\delta(t-t_{0}) dt \; = x(t_{0})$

i) $\int_{t_{1}}^{t_{2}} x(t)\delta(t-t_{0}) dt \; = \begin{matrix} x(t_{0}), \; for \; t_{1}<t_{0}<t_{2} \\ 0, otherwise \end{matrix}$

j) $\delta(at) \; = \; \frac{1}{\vert a \vert} \delta(t), \; \delta(at+b) \; = \delta(a(t+\frac{b}{a})) = \frac{1}{\vert a \vert} \delta(t+\frac{b}{a})$

k) $\int_{t_{1}}^{t_{2}} x(t)\delta'(t-t_{0}) dt \; = \; -x'(t_{0}), \; for \; t_{1} < t_{0} < t_{2}$

properties에서 k)를 확장하게 되면 아래와 같이 미분 횟수에 따라 표현될 수 있습니다.

$\int_{t_{1}}^{t_{2}} x(t)\delta''(t-t_{0}) dt \; = \; (-1)^{2}x''(t_{0}), \; for \; t_{1} < t_{0} < t_{2}$

$\downarrow$

$\int_{t_{1}}^{t_{2}} x(t)\delta'''(t-t_{0}) dt \; = \; (-1)^{3}x'''(t_{0}), \; for \; t_{1} < t_{0} < t_{2}$

$\downarrow$

$\int_{t_{1}}^{t_{2}} x(t)\delta^{n}(t-t_{0}) dt \; = \; (-1)^{(n)}x^{(n)}(t_{0}), \; for \; t_{1} < t_{0} < t_{2}$

위에서 k)를 이용한 예제들을 간단하게 몇개 살펴보고 마치도록 하겠습니다.

$\int_{-2}^{1} (t+t^{2}) \delta(t-3) dt$

이 문제를 한번 풀어보도록 하겠습니다. 여기서 $t_{0} \; = \; 3$입니다.

여기서 적분 구간을 살펴보면 $-1 < t_{0}=3 < 1$이렇게 되기 때문에 $t_{0}$은 범위에 해당되지 않게 됩니다.

결론적으로 문제의 정답은 "0"이 됩니다.

이번에는 $\int_{0}^{5} e^{t-2}\delta(2t-4) dt$는 어떻게 풀 수 있을까요?

처음에 문제를 봤을 때, delta function안에 t앞에 붙어있는 2가 거스릴 겁니다.

여기서 delta function의 j) property(scaling property)를 이용해야 합니다.

우선 delta function의 property를 이용해서 괄호 안의 값을 빼주고 난 이후에 저희가 아는 꼴로 변경한 이후에

나머지 계산을 이어서 하시면 됩니다.

$\int_{0}^{5} e^{t-2} \frac{1}{2} \delta(t-2) dt$

$\leftrightarrow$ $\frac{1}{2} \int_{0}^{5} e^{t-2} \delta(t-2) dt$

$\leftrightarrow$ $\frac{1}{2}e^{t-2} \vert_{2} \; = \; \frac{1}{2}$

이제 진짜 마지막으로 delta function을 미분한 꼴의 문제 하나만 더 풀어보도록 하겠습니다.

$\int_{-2}^{4} (t+t^{2}) \delta'(t-3) dt \; = \; -(1+2t) \vert_{3} \; = \; -(1+6) \; = \; -7$

우선 정답과 함께 작성했는데, 여기서 보면 범위부터 체크하고, 범위가 맞다면 위에서 제가 말한 것과 같은 과정을 거쳐서

문제를 풀어주시면 간단하게 문제를 푸실 수 있습니다.

또 다른 예시로는 아래를 살펴보면 됩니다.

$\int_{-2}^{4} (t+t^{2}) \delta''(t-3) dt \; = \; (-1)^{2} \frac{d}{dt}(1+2t) \vert_{3} \; = \; 2$

이 문제는 위에서 알려드렸던 방법과 대입해서 풀어보시면 쉽게 풀리시죠?

지금까지 Elementary signals와 함께 properties들 그리고 함께 알고 넘어가야할 중요한 정보들을 짚고 넘어갔습니다.

이 부분은 반드시 암기하고 있으셔야 나중에 문제를 푸실 때 훨씬 수월하실 겁니다.

다음 시간에 Time transformation에 대해서 알아보도록 하겠습니다.

감사합니다.

[Operating System/운영체제][Working set page replacement algorithm, WSClock page replacement algorithm]

Sim — Mon, 11 Nov 2024 16:09:36 +0900

지난 시간에 이어서 마지막인 Working set page replacement algorithm과

WSClock page replacement algorithm에 대해서 알아보도록 하겠습니다.

The Working Set Page Replacement Algorithm

Working Set Page Replacement Algorithm은 Locality 개념을 기반으로 한 페이지 교체 알고리즘입니다. 프로세스가 실행되는 동안 자주 사용되는 페이지 집합을 유지하여 page fault를 줄이는 것을 목표로 합니다.

간단히 말해, 프로세스가 일정 시간 동안 활성 상태로 유지하는 페이지들의 집합을 Working Set이라고 합니다.

working set의 정의는 $\text{W(k , t)}$로 나타낼 수 있습니다.

만약에 k를 4개로 잡게 되면 아래와 같은 순서로 page를 참조한다고 했을 때,

$\text{W(k , t) = 4, 5, 6}$이 됩니다.

만약 k 값이 커진다면 어떻게 될까요?

k 값이 커질수록 Working Set에 포함되는 페이지의 수가 늘어나게 됩니다.
극단적으로 k 값을 매우 크게 설정하면, 모든 페이지가 Working Set에 포함됩니다.

그러나 k 값을 너무 크게 설정하면 문제가 발생할 수 있습니다.
Working Set의 크기가 커지면 불필요한 페이지까지 메모리에 남게 되어 메모리 낭비가 발생하게 됩니다.

또한 오래된 페이지가 포함되면 Locality를 벗어나기 때문에 페이지 폴트를 줄이는 데 도움이 되지 않습니다.

Working Set page Replacement Algorithm의 동작 원리

이제 working set에 대한 정의와 기본적인 내용을 알게 되었습니다.

본론으로 돌아가서 working set page replacement algorithm을 살펴보자면,

위에서 말한 것과 같이 만약에 오래되고 참조되지 않은 page는 교체되어야 합니다.

왜냐하면 필요없는 page까지 메모리에 남아있다면 당연히 메모리를 낭비하는 것이기 때문입니다.

이제 오래된 page들을 걸러내야 하는데, 걸러내기 위해서 사용하는 개념이 window zise를 이용한 것 입니다.

window size의 기본적인 개념을 이야기 하자면,

실제 구현에서는 K 참조 대신, 시가늘 사용하여 Working set을 근사합니다.

여기서 메모리 참조 횟수 대신 시간을 기준으로 페이지 집합을 정의하는데,

프로세스가 CPU를 사용하는 시간(Virtual time)을 기준으로, 최근$\tau$초 동안

참조된 페이지들의 집합을 working set으로 정의하게 됩니다.

여기서 "왜 참조 수 대신 시간을 사용하지?" 라는 의문이 드실 수 있는데,

메모리 참조 수는 프로그램의 참조 패턴에 따라 다를 수 있기 때문입니다.

어떤 프로그램은 짧은 시간에 많은 메모리를 참조할 수 있고, 어떤 프로그램은 긴 시간동안

적은 메모리를 참조할 수 도 있기 때문에 참조 패턴이 다르게 되는 것 입니다.

본론으로 돌아가서, $\tau$안에 들어오는 page들을 working set으로 지정하고,

page fault가 일어났을 때 time of last use라는 추가된 field에 virtual time을 설정하고 난 이후에

$\tau$바깥에 있다면 page가 working set 바깥에 있다고 가정해서 교체하게 됩니다.

만약에 $\tau$안에 들어와 있다면 working set안에 들어와 있다고 간주해서 건너띄게 됩니다.

또한 clock interrupt마다 R bit = 1이라면, interrupt된 virtual time을 기록하게 됩니다.

위 두 가지 기본 사항을 가지고 아래의 time of last use를 보고 page를 교체하는 과정을 살펴보면,

current virtual time인 2204를 기준으로 R bit과 함께 비교하면서 교체해주는 것 입니다.

page table에서 2032를 보자면 R bit = 1이기 때문에 current virtual time인 2204로 교체해줍니다.

이렇게 교체해주는 것은 clock interrupt일 때에도 마찬가지 입니다.

그렇다면 만약에 1620과 같이 R bit = 0인 상태에서는 어떻게 해야 할까요?

위의 사진 오른쪽에 나와있는 것을 그림으로 표현해서 설명해보자면,

우선 clock interrupt나 fault가 발생했을 때, R bit = 0일 때에는 아래의 경우를 따릅니다.

current virtual time과 기존 time of last use를 빼주고 난 이후에 $\tau$와 비교해주게 됩니다.

만약에 빼준 값이 $\tau$보다 커서 위에 2204-1213(age)과 같이 범위를 나가게 된다면 교체해주게 됩니다.

그렇다면 빼준값이 $\tau$의 범위 안에 들어오는 값이라면 어떻게 될까요?

$\tau$범위 안에 들어왔다는 것은 working set에 들어가는 page라고 생각하게 되어 교체하지 않게 됩니다.

이렇게 time of last use를 교체해주는 것은 하나가 교체되었다고 끝나는 것이 아니라 전체를 다 확인해줍니다.

만약에 전체를 다 살펴보고 난 이후에 또 다시 clock interrupt나 page fault가 발생하게 되면,

모두 R bit = 0인 page들의 age를 비교해주고 age가 가장 큰 page를 교체해주게 됩니다.

결국에 모든 page의 R bit=1이 되면 이때는 어쩔 수 없이 Random하게 page를 교체하게 됩니다.

여기서 Random하게 page를 교체하지만 가능하면 clean page라고 m bit = 0인 page로 교체하는것이 좋습니다.

위의 방법을 사용하면 entry가 너무 많기 때문에 효율성이 떨어진다는 단점이 있습니다.

단점을 보완하기 위해서 page frame를 circular linked list로 만든 이후에 적용해주는 방법인

WSClock page replacement algorithm에 대해서 배워보겠습니다.

The WSClock Page Replacement Algorithm

우선 동작을 살펴보자면,

앞에서 R bit = 1이라면 time of last use를 기록해줬고, 여기서도 똑같이 기록을 해줍니다.

여기서 다른 점은 기록하고 R bit을 바꾸지 않았는데 여기서는 R bit = 0으로 설정해주게 됩니다.

R bit = 0이라면 여기 또한 위와 같이 $\tau$와 비교해주게 됩니다.

$\tau$ 작게 되면 다음 entry로 전진한 이후에 정지합니다, 만약 $\tau$보다 크게 되면 교체해주게 됩니다.

여기서는 교체 해줄 때 조금 특이한 점이 있는데, page가 clean하게 되면 replace하게 됩니다.

만약에 해당 page가 dirty라면 교체해줄 때 I/O를 발생시켜서 Disk에 써주게 됩니다.

하지만 이 시간이 오래 걸리기 때문에 여기서는 나중에 처리해주기 위해서 scheduling해주게 됩니다.

queue에 request를 걸어주고 시간이 남을 때 Disk에 써주는 I/O를 queue에서 가져와서 처리하게 됩니다.

여기서 조금 정리를 하자면, WSClock replacement algorithm과 working set page replacement algorithm은

서로 유사하게 진행됩니다. 여기서 차이점은 위에서 말했던 교체해줄 때 I/O를 scheduling한다는 것과

working set page replacement algorithm은 time of last use를 바꿔주면 모든 entry를 확인하기 위해서 이동하게 되는데

WSClock replacement algorithm에서는 다음 entry로만 이동한 이후에 멈추고 그 다음에 page fault나 clock interrupt가

발생했을 때, 멈춘 entry부터 시작하게 된다는 차이점이 있습니다.

WSClock page replacement algorithm은 working set page replacement algorithm과 많은 부분에서 유사하기 때문에

차이점을 보시고 넘어가시면 될 것 같습니다.

마지막으로 지금까지 배워본 page replacement algorithm은 아래 그림의 표에 정리되어 있습니다.

각 algorithm을 보면서 어떤 것을 배워봤는지 간략하게 체크해보고 넘어가시면 됩니다.

지금까지 paging 기법에 대해서 살펴보고 단점을 보완하기 위해서 TLB라는 기법을 살펴보고 난 이후에,

page를 교체하기 위해서 최선의 방법을 선택하기 위한 algorithm들을 지금까지 살펴봤습니다.

뒤에 paging에 대해서 살짝 남은 부분들과 더불어서 memory management part의 나머지를 살펴보겠습니다.

[Operating System/운영체제][Inverted page table, Page replacement algorithm]

Sim — Wed, 6 Nov 2024 13:27:27 +0900

Inverted page table

지난 시간에 multilevel page table에 대해서 배워봤습니다.

multilevel page table을 사용해도 되는데 Inverted page table은 왜 사용할까요?

Inverted page table은 모든 프로세스가 공유하는 단일 테이블을 사용하고 이 방식으로 인해서

프로세스별로 개별적인 페이지 테이블을 가지고 있는 일반적인 방법과 다르게 메모리 사용량이 크게 줄어드는 것 입니다.

쉽게 생각해보면, 일반적으로는 프로세스의 모든 가상 페이지에 대한 엔트리를 page table이 가지고 있지만,

Inverted page table은 각 physical page마다 하나의 엔트리만 유지하기 때문에 메모리를 적게 사용한다는 것 입니다.

Inverted page table은 위와 같은 구조를 가지고 있습니다.

여기서 특이한 점은 virtual address에 다른 방식과는 다르게 pid를 가지고 있다는 것 입니다.

pid와 p인 virtual page number의 index를 가지고 page table을 서칭하면서 매칭되는 주소를 찾는다면

i(Frame number)를 가지고와서 page offset과 합쳐서(concat) physical address를 얻게 됩니다.

여기서 이미 눈치채셨을 수도 있지만, Inverted page table의 단점은

일반적인 page table에서는 virtual page number가 나오면 index로 access를 했습니다. 찾아가야 할 entry의 address가 바로 계산이 됐지만, Inverted page table은 어느 entry에 있는지 모르기 때문에 전체를 다 서치해서 frame number인 i를 찾아야 합니다.

page table을 전체 다 찾아봐야 하기 때문에 만약 정보가 맨 뒤에 있다면

엄청 많은 시간이 걸릴 수 있다는 단점이 있습니다.

여기서 page table을 다 봤을 때 정보가 없다면 당연히 page fault가 발생합니다.

그렇다면 page table을 전체 다 서치해야 하는 문제는 어떻게 해결할 수 있을까요?

여기서도 마찬가지로 TLB를 사용하게 됩니다.

그럼 이전에 배웠던 것 처럼 "TLB miss가 발생하면 어떻게 처리해야 할까?"

라는 질문까지 이어지게 됩니다. 이 부분을 해결하기 위해서 hash table이라는 것을 사용합니다.

pid와 virtual page number가 나오면 이를 hash function( h(pid, vpn) )에 넣어주면 index값을 내보내게 되고

여기서 나온 index를 가지고 그림에 보여지는 node에 access를 하게 되고 만약에 index에 해당하는 node가 있다면

node 안에 기록되어 있는 page frame number를 가지고 physical memory에 접근하면 됩니다.

hash를 사용할 때 항상 발생하는 문제로 collision문제가 발생하는데,

서로 다른 가상 페이지가 동일한 해시 entry를 가질 때 발생하게 됩니다.

원래 hash collision이 발생하면 open addressing이나 linked list를 사용하지 않으면 해당 항목을

hash table에 저장할 수 없기 때문에 그림에서는 linked list 방법을 이용한 해법을 적용한 것 입니다.

hash function을 이용해서 hash table을 찾아봤을 때 해당 entry에 node가 없다면

Frame에 assign이 안되었다는 것이고 page fault가 일어나게 됩니다.

page가 fault가 발생한 상태에서 page table에서 하나의 공간을 만들기 위해서

replace를 수행해줘야 합니다. replace에도 어떻게 하느냐에 따라서 overhead가 줄어들기도 하고

늘어나기도 하기 때문에 replace를 최적화 하기 위한 algorithm이 존재하게 됩니다.

page replacement algorithm

우선 page fault가 발생했을 때 교체하는 방법에 대해서 짚고 넘어가겠습니다.

프로세스가 특정 가상 메모리 주소의 페이지를 참조합니다.

만약에 TLB나 hash table이 있다면 해당 테이블을 참고한 이후에 Page table을 확인하고,

TLB와 hash table이 없다면 page table을 참고하게 됩니다.

TLB와 hash table miss가 발생하게 되면 page table을 확인하고,

TLB와 hash table이 없다면 page table을 확인한 이후에 valid bit이 0으로 설정되어 있으면 해당 페이지는

메모리에 없음을 나타내며 page fault가 발생하게 됩니다.

page fault는 운영체제가 가상 메모리를 관리하면서 page를 Disk에서 memory로 불러올 필요가 있을 때 발생하게 됩니다.

이렇게 page fault가 발생해서 Disk에서 하나의 page 가지고 오는 것을 demand paging이라고 부릅니다.

여기서 page를 Disk에서 가지고 올 때 확인해줘야 할 것이 있습니다. modify bit(or dirty bit)을 확인하고

만약에 modify bit = 1(dirty)이라면 Disk에 해당 주소의 Data를 바꿔주고,

modify bit $\neq$ 1 (clean)이라면 새로 가져온 페이지에 overwrite하기만 하면 됩니다.

한마디로 딱히 다른 무언가를 해줄 필요가 없습니다.

만약 page fault가 발생해서 Disk에서 해당 page를 가지고 올 때, memory가 꽉 차게 된다면 어떻게 될까요?

memory에 빈 공간을 만들어 주기 위해서 page replacement를 해야하는데

빈 공간을 아무 생각없이 아무 page나 내보내고 만든다면 당연히 page fault rate를 고려하지 않았기 때문에

해당 page가 다시 fault가 발생하고 또 Disk에 가서 memory로 page를 가지고 와야 하기 때문에

CPU는 대부분의 시간을 교체하는 작업에 할애하게 됩니다. 여기서 빈번한 page fault로 인해서

시스템 성능이 급격히 저하되는 것을 Thrashing이라고 부르며

Thrashing을 피하기 위해서 효율적인 page replacement algorithm이 필요하게 됩니다.

Belady's Algorithm (Optimal Algorithm)

Belady's algorithm의 기본 아이디어는 가장 오랜기간 동안 미래에 사용되지 않을 page를 replace하는 것 입니다.

이렇게 오랫동안 사용되지 않을 페이지를 선택하여 교체함으로써 page fault rate를 최소화하는 것 입니다.

이 알고리즘에서 문제가 되는 것은 미래에 자주 사용되지 않을 page를 알기 어렵다는 것 입니다.

그렇기 때문에 이론적인 최적 알고리즘 입니다.

교체가 되는 순서는 위의 그림을 따라가 보시면 되고, 마지막에 AED가 page frame에 들어와 있을 때 부터

그 다음에 D 그리고 마지막 C가 miss로 교체될 때 그 다음에는 page fault가 발생하는 경우가 없기 때문에

어떤 순서로든 바꿔줘도 상관이 없게 됩니다.

NRU(Not Recently Used Page Replacement Algorithm)

NRU는 페이지의 최근 사용 여부와 수정 여부에 따라서 교체할 페이지를 선택하는 알고리즘입니다.

R bit(Referenced bit)은 페이지가 읽기나 쓰기 작업으로 참조될 때 하드웨어에 의해서 설정됩니다.

또한 R bit은 운영체제의 시계 인터럽트 주기마다 초기화되기 때문에 페이지가 최근에 참조되었는지 아닌지를 알 수 있습니다.

M bit(modify bit or dirty bit)은 페이지가 쓰기 작업에 의해 수정되었을 때 설정되며,

M bit은 운영체제가 page fault로 인해서 page가 메모리에서 교체되기 전에 디스크에 써야 하는지를 판단하는 bit입니다.

위의 R bit과 M bit의 조합으로 4개의 class로 분류가 가능하며, 이를 통해서 작동하게 됩니다.

class 1: (0, 0) (최근에 참조되지도 않았고 수정되지도 않음)

class 2: (0, 1) (최근에 참조되지도 않았지만 수정됨)

class 3: (1, 0) (최근에 참조되었고 수정되지는 않음)

class 4: (1, 1) (최근에 참조되었고 수정됨)

페이지를 교체할 때에는 위의 class로 우선순위를 나누며 가장 낮은 클래스의 페이지를 선택해서 교체합니다.

위에서 제일 우선순위가 낮은 것은 class 0 이고 우선 순위가 가장 높은 것은 class 4입니다.

FIFO

우선 FIFO알고리즘의 장점에 대해서 이야기 하자면 개념이 쉽고 구현하기가 쉽다는 장점이 있습니다.

단점으로는 가장 오래된 페이지를 교체 대상으로 선택하지만, 그 페이지가 자주 사용될 수도 있다는 것 입니다.

위의 그림을 보면 확실히 Optimal한 것과 비교해 봤을 때 FIFO는 해당 stream에서

더 많은 fault를 발생시키게 되고 많은 오버헤드를 가지게 됩니다.

page frame을 늘리더라도 page fault ratio가 반드시 줄어든다는 보장은 없습니다.

여기서 사용되는 이론이 Belady's anomaly입니다. 페이지를 늘리면 page fault ratio가 내려갈 것이라고 생각하기 쉽지만

실제로 늘려서 사용해보면 꼭 그렇지만도 않다는 것 입니다.

Second Chance Page Replacement Algorithm

Second chance algorithm은 FIFO 알고리즘을 개선한 페이지 교체 기법입니다.

FIFO의 단점 중에서 오래된 페이지가 여전히 사용 중임에도 불구하고 교체될 수 있다는 점이 있는데

Second chance algorithm은 이 문제를 해결하기 위해 페이지의 R bit을 사용하여 교체할 페이지를

선택하기 전에 한 번 더 기회를 준다는 것 입니다.

R bit이 0인 경우, modify bit을 확인하고 dirty 상태라면 Disk에 기록하고 그렇지 않다면 바로 제거합니다.

R bit이 1인 경우, 최근에 참조된 것으로 간주되어 교체되지 않고 리스트의 끝 부분으로 이동시키고

R bit은 0으로 초기화하고 그 다음 페이지를 확인합니다.

그렇다면 만약에 모든 페이지의 R bit이 1인 경우에는 어떻게 될까요?

모든 페이지가 참조된 적이 있다면, R bit가 0이 될 때 까지 리스트를 한 번 순회하고 난 이후에

FIFO본래의 방식으로 교체를 진행하게 됩니다.

FIFO 알고리즘을 보완하기 위해서 만들어진 만큼 FIFO에 의해 교체될 페이지가

최근에 참조되었다면 또 참조될 가능성이 있기 때문에 한 번의 기회를 더 줘서 교체를 피할 수 있고,

불필요한 교체로 발생하는 오버헤드를 방지할 수 있게 됩니다.

하지만 모든 page list를 순회해야 하는 과정에서 오버헤드가 발생할 수 있습니다.

여기서 순회하는 오버헤드를 줄이기 위한 방법으로 아래에서 배울 Clock algorithm으로 발전합니다.

Clock page Replacement Algorithm

Clock algorithm은 Second Chance algorithm의 순회하는 오버헤드와 node를 움직일 때 발생하는 오버헤드를

해결하기 위해서 고안된 방법으로 circular linked list의 형태를 가진 알고리즘입니다.

해당 형태를 가지고 있으며 시계바늘이 움직이며 교체할 페이지를 선택하는 역할을 합니다.

처음부터 끝까지 순회할 필요 없이 포인터를 사용해 효율적으로 순회할 수 있습니다.

시계바늘이 가르키는 페이지의 R bit을 체크하며 교체할지 기회를 줄지는

위의 Second Chance algorithm과 똑같이 동작합니다.

LRU(Least Recently Used)

LRU는 많이 들어보신 알고리즘이실 것이라고 생각됩니다.

페이지 교체 시 가장 오래 전에 사용된 페이지를 교체하는 알고리즘입니다.

가장 오래 전에 사용된 페이지를 교체하는 이유는 가장 오래 참조되지 않은 페이지가 앞으로도

사용될 가능성이 적다는 가정을 토대로 이루어집니다.

LRU 알고리즘에는 구현 방법이 여러가지가 있는데, linked lis, counter 기반, 행렬 기반 하드웨어 구현이 있습니다.

또한 여기에 LRU의 완전한 구현을 시뮬레이션하거나 보완하기 위해서 개발된 NFU(Not Frequently Used)와

LFU(Least Frequently Used) 그리고 Aging algorithm이 있습니다.

NFU 알고리즘은 페이지가 메모리에 얼마나 참조되었는지를 기반으로 페이지를 교체합니다.

각 페이지에 카운터를 두고 특정 간격(clock interrupt)마다 R bit을 해당 페이지의 카운터에 추가하고

페이지를 교체할 때 가장 작은 카운터 값을 가진 페이지가 교체 대상이 됩니다.

단점으로는 참조횟수는 기록해도 최근에 참조한 것인지 여부는 반영하지 못해서 문제가 발생할 수 있습니다.

LFU 알고리즘은 NFU와 유사하지만 페이지가 지속적으로 가장 적게 참조된 페이지를 교체하는 방식입니다.

LFU은 누적된 참조 빈도를 기준으로 하고 최근 참조 여부보다는 전체 참조 빈도를 더 반영하는 알고리즘으로

단점은 NFU와 마찬가지로 시간이 지나면 처음에 자주 사용된 페이지가 그대로 남아있을 수 있기 때문에

최근 사용 정보가 반영되지 않는 문제가 발생할 수 있습니다.

Aging 알고리즘은 LRU를 소프트웨어적으로 근사하기 위한 알고리즘으로 페이지의 참조 기록을 비트 시프트 방식으로 관리합니다.

주기적으로 각 페이지의 카운터를 오른쪽으로 1bit 씩 시프트 하고 참조 비트를 카운터의 가장 왼쪽 비트에 추가합니다.

이 과정은 최근에 참조된 페이지는 카운터의 MSB가 1로 기록되고

페이지를 교체할 때에는 가장 낮은 카운터 값을 가진 페이지가 교체 대상이 되게 됩니다.

시간 순서에 따라 최근 참조 여부를 기반으로 페이지 교체를 수행하기 때문에 LRU와 가까운 동작을 보이지만

clock tick(clock interrupt)내에서 여러 번 참조된 페이지의 순서를 구분할 수 없기 때문에 정확한 LRU가 아닙니다.

또한 bit 수가 제한되기 때문에 정밀도가 떨어질 수 있다는 단점도 있을 수 있습니다.

아직 모든 알고리즘을 살펴보지 않았기 때문에 다음에는 나머지 알고리즘에 대해서 추가적으로 알아보도록 하겠습니다.

글 봐주셔서 감사합니다.

[신호와 시스템][Energy and Power signal]

Sim — Mon, 4 Nov 2024 13:48:59 +0900

오늘은 Energy signal과 Power signal에 대해서 배워보도록 하겠습니다.

Energy signal과 Power signal을 이용하는 이유는 무엇일까요?

Energy signal은 무한한 시간 동안 에너지가 유한한 신호입니다. 쉽게 이야기해서 신호이 전체 에너지가

(대부분의 경우) 유한한 경우를 말합니다. 그 예시로 펄스 등과 같이 비주기적인 신호가 에너지 신호에 해당합니다.

Power signal은 무한한 시간 동안 평균 전력이 유한한 신호입니다. 주기적인 신호나 지속적인 신호에서

전력을 구하는 것으로 전력이 유한하지만 에너지는 무한한 신호입니다.

예시로 사인파 등과 같은 주기적인 신호가 전력 신호에 해당하게 됩니다.

Energy signal과 Power signal을 판별하는 방법은 아래의 수식을 이용하는 것 입니다.

$\text{E} \; = \; \lim\limits_{L\to \infty} \; \int_{-L}^{L} \left\vert x(t) \right\vert^{2} \; dt \; = \int_{-\infty}^{\infty} \left\vert x(t) \right\vert^{2} \; dt$

위의 결과값이 $0 \; < \; \text{E} \; < \; \infty$이고, $\text{P} \; = \; 0$이라면 Energy 신호입니다.

$\text{P} \; = \; \lim\limits_{L \to \infty} \left[ \frac{1}{2L} \int_{-L}^{L} \left\vert x(t) \right\vert^{2} \; dt \right] \; = \; \lim\limits_{L \to \infty} \left[ \frac{1}{2L}E \right]$

위의 수식을 변형시키면, $\text{E} \; = \; \lim \limits_{L \to \infty} \left[ 2L \right] \; P$라는 수식이 됩니다.

위의 수식을 이용하면 E 또는 P 중에서 하나를 구하면 나머지 하나는 쉽게 구할 수 있습니다.

여기서도 마찬가지로 결과값이 $0 \; < \; \text{P} \; < \; \infty$이고, $\text{E} \; = \; \infty$이라면 Power 신호입니다.

여기서 주기(periodic sinal) 신호라면 위의 Power signal이 주기 T인 구간 내에서는 어느 구간에서도 같을 것 입니다.

구간 2L이 주기의 정수배가 되도록 극한값을 취하면 2L인 구간에서 $\text{x{t}}$의 총 에너지는 한 주기에 대한 에너지의

$\text{m}$배가 되어 아래의 증명과정의 최정 결과인 $\text{P} \; = \; \frac{1}{T} \int_{0}^{T} \left\vert x(t) \right\vert \; dt$가 됩니다.

위의 주기 신호 공식을 적용할 수 있는 $\text{x(t)} \; = \; \text{A}sin(w_{0}t + \phi)$의 정현파 신호를 예제로 풀자면,

출처: https://ko.wikipedia.org/wiki/%EC%82%AC%EC%9D%B8%ED%8C%8C

출처: https://www.allaboutcircuits.com/video-tutorials/characteristics-of-sinusoidal-signals/

$T \; = \; \frac{2\pi}{w_{0}}$

$P \; = \; \frac{1}{T} \ int_{0}^{T} A^{2}sin^{2}(w_{0}t + \phi) \; dt$

$ P\; = \; \frac{A^{2}w_{0}}{2 \pi} \int_{0}^{\frac{2 \pi}{w_{0}}} \left[ \frac{1}{2} - \frac{1}{2}cos(2w_{0}t + 2\phi) \right] \; dt$

$= \; \frac{A^{2}}{2}$

이런 과정을 통해서 주기 신호를 풀어낼 수 있습니다.

그렇다면 비주기 신호는 어떨까요?

위의 두 신호에서 왼쪽은 $\frac{-\tau}{2}$와 $\frac{\tau}{2}$의 바깥 영역은 모두 '0'으로 Strictly time limited하다고 표현하며

오른쪽 처럼 t가 오른쪽 또는 왼쪽으로 갈수록 0으로 수렴하는 신호를 asymptotically time limited라고 표현합니다.

물론 예외는 존재하지만 왼쪽도 유한한 신호를 가지고 오른쪽도 0으로 수렴하기 때문에 에너지 신호가 됩니다.

지금까지 Energy signal 인지 Power signal인지 구분하는 방법과 Energy signal에서

strictly time limited한 표현과 asymptotically time limited한 표현에 대해서 배워봤고,

다음에는 time transformation에 대해서 배워보도록 하겠습니다.

글 읽어 주셔서 감사합니다.